module
mux31_latch
(
d
,
sel
,
y
);
input
[
2
:
0
]
d
;
input
[
1
:
0
]
sel
;
output
y
;
reg
y
;
always
@(
d
or
sel
)
begin
if
(
sel
==
0
)
y
<=
d
[
0
];
else
if
(
sel
==
1
)
y
<=
d
[
1
];
else
if
(
sel
==
2
)
y
<=
d
[
2
];
// else y <= 1'bx;
end
endmodule